Page 782 - 완) I MDP 프로젝트 작품 보고서(전체과 1학년)1.6

10. 소프트웨어 작성하기

가. Verilog HDL을 통한 FPGA 제어 – 버스
`define DDRAM 8'h80

// 모듈 선언부
module line_tracer(clk, reset, motor1, motor2, lcd_rs, lcd_rw,
lcd_en, lcd_data, sensor1, sensor2, uart_rxd, rx_en, led);

// 입출력 선언부
input clk, reset, uart_rxd;
input sensor1, sensor2;

output reg [7:0]lcd_data;
output reg [1:0]motor1, motor2;
output reg lcd_rs, lcd_en;
output lcd_rw;

output reg rx_en;
output [1:0]led;

// 모터 주파수 카운트
reg [20:0]m_cnt;

// LCD 관련 변수
reg [2:0]state;
reg [17:0]cnt_clk;
reg [4:0]cnt_100ms;
reg [8:0]cnt_50ms;
reg [5:0]line;

wire [17:0]cnt_half;

// 통신 관련 변수
reg [15:0]rx_clk_count;
reg [7:0]rx_data;
reg [7:0]data_out;
reg [3:0]rx_bit_count;
reg state_rx;

// 라인트레이서 동작 구현 변수
reg [31:0]stop_cnt;

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