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언어들은 동일한 목적을 성취하려고 추구하였지만 생산된 현재의 하드웨어 공학은 더 생산적인것과
생산된 FPGA 는 현재의 소프트웨어 공학에 더 접근하는 게 목적이다. FPGA 에서 복잡한 시스템의
설계를 간단히 하려고 설계 과정을 빠르게 검증하고 최적화한 미리 정의된 복잡한 기능과 회로의 라
이브러리가 존재한다 미리 정의된 회로는 일반적으로. “IP 코어 라고 불리고 드물게 자유 라이선스” (
와 일반적으로 사유 라이선스로 공개한) FPGA 제조사와 제 3 의 IP 공급자에게서 제공받을 수 있다.
다른 미리 정의된 회로는 일반적으로( “ 자유 소프트웨어", GNU 일반 공중 사용 허가서, BSD 사용
허가서와 비슷한 라이선스로 공개한 오픈코어와 다른 제공 커뮤니티같은 개발자 커뮤니티로부터 제)
공받을 수 있다 일반적인 설계 흐름에서. FPGA 응용 개발자는 설계과정을 거치며 여러 단계에서 설
계를 시뮬레이션할 것이다 초기에. VHDL 이나 Verilog ( 베릴로그 로 된) RTL 기술은 시스템을 시뮬
레이션하고 결과를 관측하기 위해 생성된 테스트 벤치에 따라 시뮬레이션한다 그런 다음 합성 엔진.
은 설계를 넷리스트에 매핑한후 넷리스트는 게이트 수준 기술로 번역하며 시뮬레이션은 합성을 진행
하는 중에 오류가 없는지 확인을 되풀이한다 마지막으로 설계는. FPGA 에 배치하는 경우에 어떤 지
점의 전달 지연은 추가될 수 있고 시뮬레이션은 이런 값을 넷리스트에 기록하여 다시 실행한다.

5) 사용언어 베릴로그:
IEEE 1364 로 표준화된 Verilog( 베릴로그 는 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어)
로 회로 설계 검증 구현 등 여러 용도로 사용할 수 있다, , , . C 언어와 비슷한 문법을 가져서 사용자
들이 쉽게 접근할 수 있도록 만들어졌다. ‘if’ 나 ‘while’ 과 같은 제어 구조도 동일하며 출력 루틴 및,
연산자들도 거의 비슷하다 다만. C 언어와 달리 블록의 시작과 끝을 중괄호 기호를 사용하지 않고, ,
대신에 Begin 과 End 를 사용하여 구분하고, HDL 의 특징인 시간에 대한 개념이 포함되었다는 것 등
의 일반적인 프로그램과의 다른 점도 존재한다.

6) 핀 맵

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